El Instituto de Microelectrónica de la Academia China de Ciencias ha trazado una vía para desarrollar transistores GAA destinados a procesos de menos de 3 nanómetros sin que la litografía EUV sea la pieza central. La información describe una ruta basada en equipos DUV, una tecnología disponible en China y utilizada desde hace años en la fabricación de semiconductores. El dato técnico más llamativo es una relación de encendido y apagado superior a 500.000 en los dispositivos probados.
Conviene separar ese resultado de la fabricación de un procesador completo a 3 nm. El trabajo se refiere al transistor y a la parte inicial del proceso, mientras que un chip comercial exige resolver después los contactos metálicos y las numerosas capas de interconexión. Tampoco se ha comunicado una fecha de producción, una tasa de rendimiento por oblea ni un producto que vaya a utilizar esta tecnología. Por ahora estamos ante una ruta de investigación, no ante un nodo listo para competir en volumen.
Un transistor GAA fabricado con litografía DUV
GAA corresponde a gate-all-around, una arquitectura en la que la puerta rodea el canal por el que circula la corriente. Ese control electrostático resulta más preciso que en un diseño FinFET, donde la puerta cubre tres caras de una aleta. A medida que disminuye el tamaño del transistor, controlar las fugas cuando está apagado se vuelve más difícil. La estructura envolvente permite seguir reduciendo dimensiones sin perder el control del canal al mismo ritmo.
El Instituto de Microelectrónica trabaja desde hace años con dispositivos GAA. La Academia China de Ciencias publicó en 2023 resultados sobre estructuras FishboneFET y TreeFET compatibles con procesos GAA, desarrolladas para equilibrar el comportamiento de los transistores de tipo N y P. La noticia actual avanza en otra dirección: adaptar la arquitectura y el proceso para obtener prestaciones eléctricas asociadas a nodos muy avanzados utilizando exposición DUV.
La relación de encendido y apagado superior a 500.000 indica que la corriente en estado activo supera ampliamente a la que circula con el transistor cerrado. Es una medida importante para valorar el control de la puerta y las fugas, pero no resume por sí sola el rendimiento de un nodo. Faltan datos públicos sobre corriente de conducción, longitud efectiva de puerta, consumo, variabilidad, densidad, frecuencia y comportamiento después de integrar millones de dispositivos.
DUV puede repetir exposiciones, con un coste de complejidad
Las máquinas DUV emplean luz ultravioleta profunda y tienen una resolución inferior a la de los sistemas EUV. Para dibujar estructuras más pequeñas que su límite directo, una fábrica puede dividir un patrón entre varias máscaras y repetir pasos de exposición, grabado y deposición. Esta técnica de multipatronado permitió prolongar DUV en nodos anteriores, aunque aumenta la cantidad de operaciones y exige una alineación muy precisa.
Cada paso adicional introduce oportunidades de error. Una desviación entre máscaras puede alterar la geometría del transistor o de una conexión, mientras que más operaciones elevan el tiempo de proceso y pueden reducir el porcentaje de chips válidos. Por esa razón, demostrar un dispositivo aislado con DUV no equivale a demostrar una fabricación rentable de circuitos densos. La investigación china busca aliviar parte de esa presión mediante una geometría que permite ampliar ciertas separaciones sin renunciar al comportamiento eléctrico perseguido.
La expresión «rendimiento equivalente a 3 nm» debe leerse en ese marco. Los nombres comerciales de los nodos ya no representan una dimensión única y comparable entre fabricantes. Reúnen densidad, consumo, velocidad y reglas de diseño distintas. Un transistor puede acercarse a una característica eléctrica de un proceso de 3 nm y mantener una densidad propia de una tecnología menos avanzada.
El obstáculo continúa en los contactos y las interconexiones
La fabricación comienza con el front end of line o FEOL, donde se forman los transistores sobre la oblea. El resultado anunciado se concentra en esa etapa. Después llega el middle of line, encargado de conectar cada transistor con los primeros contactos metálicos, y el back end of line, que construye las capas de cableado que comunican los distintos bloques del chip.
El informe señala que la ruta DUV todavía debe resolver las limitaciones del MEOL y de la capa metálica M0. Estas estructuras necesitan pasos muy finos y regulares para evitar que el espacio ahorrado en el transistor se pierda en el cableado. Si las interconexiones ocupan más superficie, la densidad final puede quedar por detrás de la que sugiere el comportamiento del dispositivo. También influyen la resistencia de los contactos, la capacitancia entre líneas y la disipación térmica.
Faltan igualmente las cifras necesarias para juzgar su viabilidad industrial: tamaño de oblea, número de máscaras, ciclos de multipatronado, defectos, rendimiento y coste por chip útil. Ninguna de las fuentes consultadas acredita una línea de producción de 3 nm basada en este método. El avance demuestra que China investiga una alternativa para progresar con las herramientas a las que tiene acceso, pero la transición desde un transistor funcional hasta un proceso completo continúa abierta.
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